Processus de conception de PCB HDI expliqué en détail

Répartition détaillée du processus complet de conception de PCB HDI

1. Analyse des besoins et préparation avant la conception

Objectif principal

Convertissez les exigences abstraites en spécifications de conception exploitables et confirmez la faisabilité de la fabrication..

Processus d'exécution détaillé

Enquête sur les besoins (Sous-étapes)

• Confirmation avec l'équipe produit:
  Scénarios d'application (électronique grand public / médical / industriel), environnement opérationnel (température / humidité / vibration), cycle de vie du produit (≥5 ans nécessitent une fiabilité améliorée)

• Confirmation avec les ingénieurs matériels:
  Modèles de circuits intégrés de base (Par exemple, Paramètres du package BGA), architecture de puissance (niveaux de tension / exigences actuelles), types de signaux (grande vitesse / analogique / numérique)

• Communication préliminaire avec le fabricant de PCB:
  Confirmer les limites de fabrication (diamètre minimum du laser / nombre maximum de couches / capacité de contrôle d'impédance)

Document d'exigence (DORS) Préparation (Livrable)

Préparation des outils et des ressources (Sous-étapes)

• Configuration du logiciel de conception:
  Installer les plugins correspondants (Altium → Boîte à outils HDI; Cadence → Microvia Optimiseur), importer des bibliothèques de processus de fabricant (Modèles standards IPC-2226A)

• Collection de matériaux de référence:
  Fiches techniques des circuits intégrés de base (se concentrer sur le brochage du package et les exigences d'alimentation), spécifications du processus du fabricant (paramètres de perçage laser / processus de stratification), normes de l'industrie (IPC-6012E)

• Décision de porte de processus:
  Passez à l'étape suivante uniquement après l'approbation du document SOR et la confirmation de la faisabilité du processus par le fabricant. (le fabricant doit émettre un Lettre de confirmation de compatibilité des processus).

2. Conception empilable

Conception empilable

Objectif principal

Définir la structure des couches, aveugle/enterré via distribution, et stratégie de contrôle d'impédance pour permettre un routage ultérieur.

Processus d'exécution détaillé

Détermination du nombre de couches d'empilement (Sous-étapes)

• Estimation de la couche de signal:
  Calculer les couches de signaux requises en fonction des signaux critiques (grande vitesse / différentiel).
  Suivez le principe: une couche de signal correspond à une couche de référence.
  Exemple: 8 Pie 4.0 paires différentielles → 4 couches de signaux + 4 couches de référence = 8 couches

• Allocation de couche d'alimentation/sol:
  Diviser par domaines de tension (Par exemple, 3.3 V / 1.8 V / tension de base).
  Chaque domaine de tension majeur nécessite au moins une couche de puissance et une couche de terre adjacente.

• Aveugle/Enfoui via la correspondance de calques:
  Si des vias borgnes sont requis pour « Haut → L2 » et « L7 → Bas », et vias enterrés pour « L3 → L6 », le stack-up doit être:
  Haut (S1) -L2 (S2) -L3 (P1) – L4 (G1) – L5 (G2) -L6 (P2) -L7 (S3) - Bas (S4)

Conception des paramètres d'empilement (Sous-étapes)

• Allocation d'épaisseur de couche:
  Combinaison standard: couche de signal 0.07 MM + diélectrique 0.1 MM + couche de puissance 0.1 MM
  Exemple d'épaisseur totale 1.6 MM:
  0.07 × 4 + 0.1 × 3 + 0.1 × 1 = 1.6 MM

• Simulation et validation d'impédance:
  Utiliser Ansys SIwave, épaisseur de la couche d'entrée et valeurs Dk, simuler l'impédance asymétrique et différentielle.
  Ajuster l'épaisseur diélectrique si l'impédance dévie (Par exemple, augmenter l'épaisseur diélectrique si l'impédance est trop faible).

• Planification du chemin aveugle/enterré:
  Dessiner via des schémas de connexion (Par exemple, S1 → S2 aveugle via, S3 → S4 aveugle via, L3→L6 enterré via) à éviter par chevauchement.

Livrables de la conception Stack-Up

• Dessin de la structure d'empilement (épaisseur de couche / matériels / via les types)

• Rapport de simulation d'impédance

• Aveugle/enterré via table de distribution

Critères de porte de processus:
Erreur d'impédance ≤ ±3 %, aveugle/enterré via le rapport hauteur/largeur ≤ 0.75:1, l'alignement couche à couche répond aux exigences du fabricant (à ±25 μm).

3. Sélection des composants et conception du placement

Sélection des composants et conception du placement

Processus de mise en œuvre (Ordre de placement)

Confirmation de la sélection des composants (Étape préalable)

• Priorité du paquet:
  Préférer 0201 / 01005 packages (confirmer la capacité SMT); Les circuits intégrés de base donnent la priorité aux packages BGA/CSP pour réduire l'encombrement.

• Vérification de la compatibilité des matériaux:
  Confirmer le pas des broches (≥0,4 mm pour la faisabilité du routage), puissance dissipée (≤2 W par composant; plus élevé nécessite une conception thermique).

Étapes d'exécution du placement

• Réparer les composants principaux:
  Placez le CPU/GPU/FPGA au centre de la carte. Réserver un espace thermique par fiche technique (≥4 vias thermiques sous BGA).

• Placer les composants de puissance:
  Condensateurs de filtre d'entrée (10 µF + 0.1 µF) à moins de 3 mm des broches d'alimentation du circuit intégré.
  PMIC placé à proximité du noyau IC pour minimiser la longueur du trajet d'alimentation.

• Zonage des signaux:

  • Zone haute fréquence (≥5 GHz): près du bord de la planche, isolé de la zone électrique, entouré d'un blindage métallique (espacement des broches de terre ≤5 mm)

  • Zone analogique (CAN/CAD): zone isolée, ≥3 mm de la zone numérique

  • Zone d'interface (USB/HDMI): près du bord de la planche, bord du connecteur ≥5 mm du bord de la carte

• Ajustement des composants périphériques:
  Composants passifs placés à proximité des broches IC correspondantes (chemin du signal ≤5 mm), éviter le placement entre zones.

Optimisation et vérification des emplacements

• Simulation thermique:
  Utiliser Flotherm; température du point chaud ≤85 °C (sinon ajoutez des vias thermiques ou ajustez l'espacement).

• Chèques de placement DRC:

  • Espacement des composants ≥0,3 mm (composants de puissance ≥1 mm)

  • Marquages ​​de polarité clairs

  • Jeu BGA ≥1 mm pour les retouches

Livrables du placement

• Dessin de placement des composants

• Rapport de simulation thermique

• Rapport de placement RDC

Critères de porte de processus:
Aucune violation thermique, zéro erreur DRC critique, approbation préalable du fabricant.

4. Conception de perçage laser et de métallisation via

Conception de perçage laser et de métallisation via

Processus d'exécution détaillé

Conception du schéma de forage

• Définir des types de via (aveugle / enterré / à travers), générer via la carte de distribution (diamètre / profondeur / couches connectées).

• Faites correspondre les paramètres du laser en fonction du matériau de base et confirmez la capacité du fabricant.

• Via les règles de liquidation:
  Via le centre ≥0,3 mm du bord du tampon, ≥0,2 mm de l'ouverture du masque de soudure, non via chevauchement.

Via le processus de métallisation

• Démaquillage plasma (1000 W, 60 s) → micro-gravure chimique

• Cuivre chimique: 28 ° C, 18 min, épaisseur ≥0,5 µm

• Électroplaste: 2.5 A/dm², 75 min, épaisseur finale du cuivre ≥20 µm

• Contrôle qualité: radiographie (pas de vides/fissures), Couverture en cuivre des micro-sections ≥95 %

Critères de porte de processus:
Non via les conflits, paramètres de métallisation conformes, inspection réussie.

5. Conception de routage

Conception de routage

Flux d'exécution détaillé (par priorité de routage)

Préparation avant le routage (Sous-étapes)

• Définir des règles de routage:
  Largeur de trace / espacement (minimum 2 mil / 2 mil), valeurs d'impédance (asymétrique 50 Oh / différentiel 100 Oh), discordance de longueur de paire différentielle ≤ 3 MM.

• Attribuer des couches de routage:
  Signaux à grande vitesse → couches externes/internes adjacentes aux plans de référence;
  Routage de puissance → couches de puissance;
  Signaux à basse vitesse → couches restantes.

Exécution du routage (Sous-étapes)

• Routage de puissance:
  Calculer la largeur de trace en fonction du courant (Je = 0.01 ×A).
  Exemple: 3 Un courant → 1.5 mm largeur de trace (35 µm de cuivre).
  Les couches de puissance sont divisées pour isoler différents domaines de tension (écart d'isolement ≥ 2 MM).

• Routage des signaux à grande vitesse (Priorité la plus élevée):

  • Paires différentielles: largeur de trace = espacement (0.2 MM / 0.2 MM), routage parallèle → utiliser la compensation en serpentin pour l'inadéquation de longueur (rayon de courbure ≥ 5 × largeur de trace).

  • Par manipulation: percez les vias de signal à grande vitesse pour retirer les talons ≥ 1 MM, éviter le multicouche via la traversée.

  • Topologie: Pie / Les signaux USB haute vitesse utilisent la topologie Fly-by; longueur de branche ≤ 30 MM.

• Routage des signaux analogiques:
  Acheminé séparément, ≥3 mm des signaux numériques; utiliser des traces de blindage (terrain entourant).

• Routage des signaux à basse vitesse:
  Remplir l'espace restant, éviter les parcours parallèles avec des signaux à grande vitesse (espacement ≥ 2 MM).

Conception du système au sol (Exécuté en parallèle)

• Terrain numérique: plan de sol continu couvrant la région numérique.

• Terre analogique: plan séparé, connexion en un seul point à la terre numérique à l'entrée de l'alimentation.

• Terre haute fréquence: sol en maille, espacement des grilles ≤ λ/20, où λ = vitesse de la lumière / fréquence du signal.

Optimisation et vérification du routage (Sous-étapes)

• Simulation de l'intégrité du signal:
  Utilisez Cadence Sigrity pour simuler des diagrammes oculaires (hauteur des yeux ≥ 0.5 V, largeur des yeux ≥ 0.5 Interface utilisateur).

• Vérification du routage DRC:
  Assurez-vous qu’il n’y a aucune violation de la largeur/espacement des traces, pas de discontinuités d'impédance, pas de boucles de masse.

Livrables de routage

• Disposition du routage (Gerber / GOUJAT)

• Rapport de simulation de l'intégrité du signal

• Rapport de routage en RDC

Critères de porte de processus:
Les résultats de simulation répondent aux spécifications, zéro erreur DRC critique, et aucune discontinuité d'impédance dans les signaux à grande vitesse → procéder à la vérification DFM.

6. DFM (Conception pour la fabricabilité) Vérification

(Sauvegarde des processus: Prévenir les retouches de conception)

Flux d'exécution détaillé (dans la séquence d'inspection)

Auto-vérification de la conception (Sous-étapes)

Ouvrez les outils DFM dans le logiciel de conception de PCB (DFM élevé / Vérification DFM de la cadence) → sélectionner les éléments d'inspection (comme indiqué dans le tableau ci-dessous) → générer un rapport d'autocontrôle.

Pré-examen du fabricant (Sous-étapes)

• Soumission du dossier:
  Gerber X2 + CIB-2581 + table de perçage + BOM → le fabricant émet un Rapport d'examen du DFM.

• Correction du problème:
  Modifier la conception en fonction des commentaires du fabricant
  (Par exemple, vias laser plus petits que la capacité → ajuster au diamètre minimum pris en charge par le fabricant).

Vérification finale (Sous-étapes)

• Autocontrôle secondaire:
  Réexécuter les outils DFM après les révisions → zéro violation.

• Validation de la construction du prototype:
  Prototypage en petits lots (recommandé 5 à 10 planches) → verify solderability and signal performance.

DFM Deliverables

• DFM Self-Check Report

• Manufacturer DFM Review Report

• Revised Design Files

Process Gate Criterion:
Manufacturer approval obtained, no manufacturability-blocking issues, prototype yield ≥ 90% → proceed to surface finish selection.

7. Surface Finish Selection and Design

(Final Process Stage: Impacts Soldering Reliability & Service Life)

Flux d'exécution détaillé

Surface Finish Process Selection (Sous-étapes)

Select based on application requirements (reference decision logic):

• Cost-sensitive: OSP (électronique grand public)

• High-frequency applications: Argent immergé / Enépique (stations de base, routeurs)

• Multiple reflow cycles: Accepter / Enépique (médical, industriel)

• Harsh environments: Enépique (militaire, aérospatial)

Confirm manufacturer capability, Par exemple:

• ENIG gold thickness: 0.05–0.1 μm

• OSP thickness: 0.2–0.5 μm

Surface Finish Design Requirements (Sous-étapes)

• Pad coverage:
  All soldering pads must be fully covered by surface finish; test points are recommended to be finished for probing reliability.

• Board edge handling:
  Les zones sans cuivre le long du bord du panneau ne doivent pas recevoir de finition de surface pour éviter le soulèvement des bords..

Process Gate Criterion:
La finition de surface correspond aux exigences de l'application et peut être fabriquée → procéder aux tests et à la validation.

8. Processus de test et de validation

Processus de test et de validation

Flux d'exécution détaillé (dans la séquence de test)

Tests électriques (Sous-étapes)

• Tests ouverts/courts:
  Testeur de sonde volante (précision ±0,01 mm) → 100% couverture (IPC-9262) → pas d'ouverture ni de court-circuit.

• Test d'impédance:
  TDR (Réflectomètre dans le domaine temporel) → espacement des points de test ≤ 50 mm → écart ≤ ±3 % (signaux à grande vitesse).

• Test d'intégrité du signal:
  Oscilloscope (bande passante ≥ 3 × fréquence du signal) → le diagramme de l'œil répond aux spécifications
  (hauteur des yeux ≥ 0.5 V, largeur des yeux ≥ 0.5 Interface utilisateur).

Inspection physique (Sous-étapes)

• Inspection aux rayons X:
  Écart d'alignement couche à couche ≤ ± 15 μm; pas de store/enterré via déport.

• Analyse de micro-sections:
  Via épaisseur de cuivre de paroi ≥ 20 µm; pas de vides ni de fissures.

• Inspection de l'état de surface:
  Épaisseur d'or ENIG 0,05–0,1 μm; Couche OSP sans oxydation.

Tests de fiabilité (Sous-étapes)

• Test de cyclage thermique:
  −40 °C à 125 ° C, 1000 cycles → pas de fissuration des joints de soudure.

• Test de vieillissement à la chaleur humide:
  85 ° C / 85% RH, 1000 heures → résistance d'isolement ≥ 10¹⁰ Ω.

• Essai de vibrations:
  10–2000 Hz / 10 g, 6 heures → aucun dommage structurel.

Processus de gestion des non-conformités

• Échec du test électrique:
  Enquêter sur les problèmes de routage ou de métallisation → repenser et revérifier.

• Échec du test de fiabilité:
  Optimiser les matériaux (Par exemple, stratifiés à haute Tg) ou structure (Par exemple, conception thermique améliorée) → retester.

Livrables finaux

• Rapport de test électrique

• Rapport d'inspection physique

• Rapport de test de fiabilité

• Package de conception de production de masse
  (Gerber + CIB-2581 + Nager + spécifications des tests)

Norme de clôture des processus:
Tous les tests réussis, dossiers de production terminés, et fabricant capable d'une production de masse stable selon la documentation.